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输入、输出接口就构成了该设计的总体结构，如图5所示。限于图的大小，不影响理解的部分信号没有画出。加/解密的流程是先输入六组28位的密钥，然后就可以发送需要加/解密的数据了，中间可以有间断，如果需要更改密钥，也是先输入改后的密钥，再输入数据，可实时更改，无需等到流水线中最后一组数据加/解密完成。 本设计在altera公司的quartus ii环境下用vhdl、verilog hdl实现设计输入，采用同步时钟，成功编译、综合、适配和仿真，并下载到stratix系列fpga芯片ep1s25f780c5中。在综合的过程中用逻辑锁等技术进行了优化。消耗逻辑单元16250个，设计时钟频率可达95.07mhz。 来源:xiangxueqin
流水线的工作。再加上输入、输出接口就构成了该设计的总体结构，如图5所示。限于图的大小，不影响理解的部分信号没有画出。加/解密的流程是先输入六组28位的密钥，然后就可以发送需要加/解密的数据了，中间可以有间断，如果需要更改密钥，也是先输入改后的密钥，再输入数据，可实时更改，无需等到流水线中最后一组数据加/解密完成。 本设计在altera公司的quartus ii环境下用vhdl、verilog hdl实现设计输入，采用同步时钟，成功编译、综合、适配和仿真，并下载到stratix系列fpga芯片ep1s25f780c5中。在综合的过程中用逻辑锁等技术进行了优化。消耗逻辑单元16250个，设计时钟频率可达95.07mhz。 参考文献:[1]. nist datasheet //lahealthsma.com/datasheet/nist_2562226.html.[2]. rom datasheet //lahealthsma.com/datasheet/rom_1188413.html.来源:xiangxueqin
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